verilog與vhdl哪個更有前景

verilog與vhdl相比，vhdl更有前景

兩者各有各的特點。 Verilog HDL 推出已經有 20 年了，擁有廣泛的設計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個優勢是:它非常容易掌握，是類C語言，只要有 C 語言的程式設計基礎，可以通過比較短的時間掌握這種設計技術。而 VHDL 設計相對來說要難一點，是類ADA語言，這個是因為 VHDL 不是很直觀，需要有 Ada 程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。