vhdl實體命名規則

1、VHDL，超高速積體電路硬體描述語言（英語：VHSIC hardware description language），在基於複雜可程式邏輯器件、現場可程式邏輯閘陣列和專用積體電路的數字系統設計中有著廣泛的應用。

2、VHSIC，超高速積體電路（英語：Very High Speed Integrated Circuit)

3、VHDL程式中的實體說明的一般格式為：

ENTITY 實體名 IS

[類屬引數說明]

[埠說明]

END 實體名

4、實體說明一般由類屬引數說明和埠說明兩部分構成。

類屬引數說明書寫格式為：

GENERIC (引數名: 型別名: ＝預設值

…

引數名: 型別名: ＝預設值)

5、埠說明用於描述實體和外部電路的介面訊號，其書寫格式為：

PORT (埠名，埠名: 埠方向 資料型別名

…

埠名，埠名: 埠方向 資料型別名)

6、例子：

ENTITY ha IS

PORT ( h1，h2: IN BIT

q : OUT BIT

haq : OUT BIT_VECTOR ( 7 DOWNTO 0))

END ha